随着集成电路设计规模的不断增大，设计验证工作越来越困难。SystemVerilog（简称SV）是C、C++、Superlog和Verilog的混合，它极大地扩展了抽象结构层次的设计建模和验证的能力，是大规模集成电路设计的最佳统一语言。对于芯片设计工程师而言，想要成为资深大咖，精通SV是必要条件之一。

      本课程以芯片设计工程师必须掌握的SystemVerilog核心知识点为目标，让学员能够快速掌握SystemVerilog的基本特性，快速上手进行SystemVerilog相关的项目开发。

一、适用对象

• 了解Linux系统、有一定数字电路基础

• 立志未来从事数字集成电路设计的学生

• 希望系统性并快速掌握SystemVerilog的人士

• 半导体相关行业从业人员，想了解数字前端设计的工程师

二、课程亮点

• 8+年IC行业资深工程师，5年教学授课经验

• 直播课程+实时互动+录播回放+复习巩固

• 迅速辨析SV新功能

• 有讲解有练习，提供用例代码

三、课程时间

• 开课时间：10月25日 ~ 11月17日（或11月1日 ~ 11月24日）

• 上课时间：每周二、周四晚20:00 - 22:00

• 共计16小时，为期4周

四、讲师介绍

Gene E课网资深讲师

上海市集成电路设计高级工程师，上海大学微电子学与固体电子学硕士，8年+数字设计验证从业经验，先后从事AMD三代显卡中多媒体编解码验证工作，5年数字设计验证教学经验。

五、课程大纲

模块一：SystemVerilog介绍

• SystemVerilog历史介绍
• Hello Word
• 数字系统简介

模块二：数据类型、运算操作符和表达式

• 数据类型
• 运算操作符合表达式

模块三：module模块、控制和interface接口

• module模块
• 连续赋值assign
• 过程语句块
• 程序语句
• Generate语句
• 命名块、作用域规则和层次命名
• interface接口

模块四：常见的设计模式及实践

• 编译器指令和package封装包
• 有限状态机（FSM）
• read/valid握手机制
• 常见的设计结构模块

模块五：面对对象编程

• 类的定义和语法
• 类的继承
• 多态
• 类的参数化
• Interface类

模块六：仿真和验证平台

• SystemVerilog如何完成仿真任务
• 仿真时间控制
• 标准数据结构

六、课程费用

• 早鸟价格：1280元/人（前15人报名可享）

• 课程价格：1580元/人（企业团报享8折优惠）

费用包含：直播课链接，课程录播回放（有效期6个月），纸质教材，用例代码

扫码添加专业课程顾问

获得优惠券和详细课程介绍