逻辑综合

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价格 ¥2000.00
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课程介绍

作为ASIC设计的中间环节,逻辑综合实现了RTL到网表的实现,其中更多的是对设计问题,时序问题的分析和解决,同时对后端实现的QOR起到决定性重要。本课程旨在详细解释逻辑综合原理,常见的设计问题和时序问题解决方法,并利用Design Compler工具,介绍详细逻辑综合流程,时序约束,时序优化技术,时序分析报告,并介绍高级的基于Def的DC topographic设计流程。

课时安排:

次数

主题

详细内容

课时

1

逻辑综合基本介绍

数字电路设计重点概念

10课时

ASIC设计流程

逻辑综合基本原理

逻辑综合实例

2

时序约束

及优化策略

SDC约束

10课时

高级时序约束

逻辑综合优化策略

综合输出及报告分析

3

高级时序约束

DCT介绍

实训项目

多时钟约束

10课时

基于DEF的DCT流程

实训项目实现

授课教师

资深IC工程师

最新学员

学员动态