ASIC SystemVerilog 功能验证

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课程介绍

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SystemVerilog验证是针对数字电路验证技术初/中级学员的课程,是数字电路验证工程师必须掌握的一项基本技能。该课程不仅是对SystemVerilog的语法描述,更重要的是对SystemVerilog OOP技术的理论和用法的归纳,总结和升华,通过SystemVerilog培训课程的学习可以快速成为一名合格的IC验证工程师,构建基于SystemVerilog语言的Testbench,熟练掌握验证流程和验证工作规划,进而为掌握IC高级验证技术打下坚实的基础。

 

课程资料

课件(纸质),实验手册(纸质),实验代码,视频教程

 

课程大纲

1.  SystemVerilog 验证平台的架构

2.  SystemVerilog 语义语法

3.  SystemVerilog 并发操作机制

4.  Object Oriented Programming (OOP) 面向对象的编程

5.  SystemVerilog 内部通信机制

6.  SystemVerilog Assertion

7.  功能覆盖率统计

实验大纲

Lab1. Interface, program, testbench_top编码

Lab2: OOP编码:packet, constraint

Lab3: OOP编码:generator, driver

Lab4: OOP编码:receiver, scoreboard

Lab5: functional coverage and code coverage

Project1: Verification of an LC3 microprocessor by developing a test environment using SystemVerilog

Project2: Verification of an LC3 microprocessor by developing a complete test environment using SystemVerilog, writing SVA and gathering functional coverage metrics.

适合人群
  • 本课程适合于使用SystemVerilog进行科研和IC验证的具有初/中级水平的学生和工程师,也适合于有志于从事IC验证工作,期望进入IC验证领域的相关人员。参加学习的学员需要具有数字电路的基础知识并掌握数字逻辑仿真技术,即可完成本课程的学习

授课教师

高级工程师

课程特色

视频(16)
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