systemverilog精讲

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价格 ¥1498.00
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课程介绍

SystemVerilog是数字IC验证最常用的语言,是UVM验证方法学的基础。学好systemverilog语言,打好基础,是一名IC验证工程师的必备技能。

本课程深入讲解SV基础语法。配套上机实验,给学生提供VNC服务器进行上机练习,让学生真正掌握SV在实际工程中的应用

E课网为了给新一年的校招加油,提供最实在的帮忙,现在报名《SystemVerilog精讲》,原价1498,现在只要498,每课时不到20搞定笔试面试中碰到的所有systemverilog的问题。

 

课程详细安排:

 

序号

课程内容

课程时长

1

  • 验证基础和理论知识
  • 验证层次和验证计划
  • SystemVerilog验证平台
  • SystemVerilog验证特性

3课时

2

  • EDA环境,仿真工具及Makefile脚本
  • 待测设计(DUT)的设计规格介绍

3课时

3

  • 配套上机实例
  • 上机操作及答疑

2课时

4

  • SystemVerilog Interface和Program
  • SystemVerilog数据类型

3课时

5

  • SystemVerilog 过程语句和子程序
  • SystemVerilog 面向对象编程基础

3课时

6

  • 配套上机实例
  • 上机操作及答疑

2课时

7

  • SystemVerilog 随机化
  • SystemVerilog线程及内部通信机制

3课时

8

  • SystemVerilog类的封装、继承和随机
  • SystemVerilog功能覆盖率

3课时

9

  • 配套上机实例
  • 上机操作及答疑

2课时

 

 

上课时间:9月19日周二晚20:30.

周二周四周六:20:30-22:30,持续三周。

 

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电话:400-021-3023

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授课教师

IC验证工程师
设计验证经理
资深高级工程师
高级验证工程师

课程特色

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学员动态

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Sara 完成了 SV精讲-Day3
Sara 开始学习 SV精讲-Day3