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《UVM验证进阶》1712期
简介
分类
数字验证
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任务列表
第1任务: 000_Verification(include DUT)
第2任务: 001_UVM_testbench_architectrue
第3任务: 001_UVM_testbench_architectrue（parent-child，phase）
第4任务: 002_UVM_testbench（manager）
第5任务: 002_UVM_testbench（manager demo）
第6任务: day7_UVM_03_Transaction_Modeling_lab2
第7任务: 04_Creating_stimulus_sequences
第8任务: 05_Component_configuration
第9任务: 05_Component_factory
第10任务: lab_2_3_4
第11任务: 06_TLM_communication
第12任务: 07_Scoreboard_and_Coverage
第13任务: 08_UVM_callback
第14任务: 09_Component_phase
第15任务: lab5(lab1-lab4)
第16任务: 10_Sequence_library_and_virtual_sequencer
第17任务: 11_RAL_0
第18任务: 11_RAL_1
第19任务: 11_RAL_2
第20任务: 12_UVM_Review(lab6-7)
第21任务: Verification（Based on sramc）
第22任务: sramc_testbench_0（uvm_tb_gen.pl）
第23任务: Sramc_testbench_1
第24任务: Demo(mul_to_1 analysis_port/vseq/vseq+seq_lib)
第25任务: Q _ A
