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北京计算所—数字IC前端设计
第18任务： Verilog RTL 设计-组合和时序电路
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任务列表
第1任务： 数字IC前端设计开班仪式
第2任务： 数字IC设计流程
第3任务： Linux操作系统01
第4任务： Linux操作系统02-上机演示
第5任务： GVIM文本操作01
第6任务： gvim文本编辑02-上机演示
第7任务： 数字逻辑仿真技术
第8任务： 数字逻辑仿真技术02-testbench
第9任务： 数字逻辑仿真技术03-上机演示
第10任务： 数字逻辑综合技术
第11任务： 数字逻辑综合技术02
第12任务： 数字逻辑综合技术03-上机演示
第13任务： 数字集成电路设计
第14任务： 数字集成电路设计02
第15任务： Verilog RTL 设计 - 数据类型
第16任务： Verilog RTL 设计-操作符和过程控制
第17任务： Verilog RTL 设计-task_function
第18任务： Verilog RTL 设计-组合和时序电路
第19任务： Verilog RTL 设计-有限状态机的设计
第20任务： Verilog RTL 设计-序列检测器
第21任务： Verilog RTL 设计 - 同步FIFO
第22任务： Verilog RTL设计-CDC亚稳态
第23任务： Verilog RTL 设计-异步FIFO
第24任务： Verilog RTL设计-CDC跨时钟域
第25任务： Verilog RTL 设计-CDC五大问题
第26任务： Verilog RTL 设计-CDC解决方案
第27任务： Verilog RTL设计-CDC设计实例
第28任务： Verilog RTL 设计-Clock_Swith_Glitch_Free_Verdi调试方法
第29任务： Verilog RTL设计-Spyglass代码规则检查
第30任务： 实训项目芯片介绍
第31任务： 实训项目设计规格书
第32任务： 芯片详细设计
第33任务： 芯片详细设计02
第34任务： AMBA总线协议01
第35任务： AMBA总线协议02-AHB
第36任务： AMBA总线协议03-APB
第37任务： AHB Slave详细设计
第38任务： Verilog for Verification
第39任务： Verilog for design
第40任务： Verilog for Verification 02
第41任务： AHB SRAM控制器的设计
第42任务： AHB SRAM控制器设计02
第43任务： AHB SRAM控制器的设计 03
第44任务： AHB SRAM控制器的设计 04
第45任务： AHB SRAM控制器的设计 05
第46任务： AHB SRAM控制器的设计 06
第47任务： AHB SRAM控制器的设计 07
第48任务： AHB SRAM控制器设计 08
第49任务： SystemVeriog验证语言
第50任务： SystemVeriog验证语言 02
第51任务： UVM验证方法学
第52任务： UVM验证方法学 02
第53任务： UVM验证方法学 03
第54任务： UVM验证方法学 04
第55任务： SRAM控制器的验证计划和验证平台
第56任务： 如何跑regression和coverage统计
第57任务： 数字逻辑综合基本概念
第58任务： 数字逻辑综合优化过程
第59任务： 数字逻辑物理综合
第60任务： 数字逻辑综合-多个时钟处理
第61任务： 静态时序分析的基本概念
第62任务： 静态时序分析工具导入设计
第63任务： 静态时序分析-电阻和电容RC参数
第64任务： 静态时序分析工具的环境设置
第65任务： 静态时序分析工具的时序报告
第66任务： 静态时序分析工具-时序分析
