SystemVerilog Assertion是IEEE1800SystemVerilog标准的一部分，其强大的可复用性可以极大的提高设计和验证的生产力，缩短开发和调试的时间。

本次，E课网推出了最新版本的《SystemVerilog Assertion 断言理论与应用》课程，该课程是针对数字电路设计和验证技术初/中级学员的课程，旨在帮助学员掌握数字电路设计和验证工程师工作中必备的这一项ASIC/SoC设计验证技能。

本课程不仅是对SystemVerilog Assertion的语法描述，更重要的是对SystemVerilogAssertion技术的理论和用法的归纳和总结，通过本课程的学习可以快速掌握SystemVerilogAssertion的用法，构建基于SystemVerilog Assertion的RTL设计和验证平台，进而为掌握IC高级设计和验证技术打下坚实的基础。

适合对象：

ASIC/SoC验证工程师

ASIC/SoC设计工程师

电子类专业的本科、硕士、博士在校学生

希望了解SystemVerilog Assertion用法的行业人员

课程大纲：

本课程的理论授课讲解+上机实践演示+答疑共计12课时

（每课时为45分钟）

学习方式

在线直播授课：E课网：www.eecourse.com

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提供实训环境，线上上机实训

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讲师、助教实时在线答疑

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班级群督学管理

学员利用自己的PC，输入E课网提供的账号和密码，可以远程登录实训服务器，7x24小时均可登录实训服务器，使用时间到8月15日截止。

讲师信息

张老师

资深验证工程师

项目履历：

TSMC12nm/TSMC7nm/TSMC5nm工艺，320M多媒体芯片，负责搭建module level/sub system level/topsystem level等多级别规模的验证环境，建立测试用例，收集覆盖率和持续优化验证架构等。

开课时间

7月25日（周日）正式开课

开课后上课安排：

7月25日、8月1日、8月8日下午13:00-17:00讲师集中授课

其余时间可支持上机实践和在线答疑

课程价格

课程总费用：799元

前10名付费报名，可领取1张100元优惠券

实付699元即可参与课程，先到先得

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