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《数字IC验证工程师就业班》1609期
第66任务： SD HOST模块验证6
查看课程
任务列表
第1任务： 数字IC设计流程
第2任务： verilog 基础
第3任务： verliog基础2
第4任务： 状态机
第5任务： fifo
第6任务： ASIC Functional Verification
第7任务： 答疑1： 验证平台的debug方法
第8任务： 答疑2：如何产生可变时钟
第9任务： 如何验证一个32位的加法器？
第10任务： 答疑：VCS1
第11任务： SystemVerilog Functional Verification
第12任务： SystemVerilog interface 和 program
第13任务： 实验1：Interface 和 Program的代码编写、编译和仿真
第14任务： SystemVerilog Data Types - Array, struct, emu, string, operators
第15任务： 答疑：VCS2
第16任务： SystemVerilog Data Types - Array, struct, emu, string, operators
第17任务： SystemVerilog 基本编程：task 和 function
第18任务： SystemVerilog 面向对象编程
第19任务： SystemVerilog 随机化 - randomization
第20任务： lab2 - 数据建模packet - constrainted random stimulus
第21任务： SystemVerilog 内部线程通信
第22任务： lab4 利用SystemVerilog的OOP属性编写 receiver， scoreboard，构建分层的SVTB
第23任务： SystemVerilog Functinal Coverage
第24任务： lab5 如何搭建带有function coverage的tb
第25任务： SystemVerilog assertion summary
第26任务： SystemVerilog assertion sequence
第27任务： SystemVerilog assertion property
第28任务： SystemVerilog assertion examples
第29任务： SystemVerilog assertion examples2
第30任务： 课时26 UVM-OOP overview
第31任务： uvm testbench architecture overview
第32任务： uvm testbench architecture phases
第33任务： UVM-DUT简介
第34任务： UVM Transaction Modeling
第35任务： UVM sequence
第36任务： UVM sequence2
第37任务： 答疑：VCS3
第38任务： UVM sequence3
第39任务： UVM sequence4
第40任务： UVM Component configuration
第41任务： UVM Component factory
第42任务： UVM TLM1.0
第43任务： UVM Scoreboard and Coverage
第44任务： 答疑：VCS4
第45任务： 答疑：VCS5
第46任务： UVM callback
第47任务： UVM phase
第48任务： 答疑：VCS6
第49任务： SRAMC模块验证
第50任务： SRAMC模块验证2
第51任务： SRAMC模块验证3
第52任务： SRAMC模块验证4
第53任务： SRAMC模块验证5
第54任务： UVM - Virtual sequence and sequencer
第55任务： UVM Sequence library
第56任务： SRAMC模块验证6
第57任务： UVM Register Abstraction Layer
第58任务： UVM Register Abstraction Layer 2
第59任务： UVM Register Abstraction Layer 3
第60任务： UVM RAL examples
第61任务： SD HOST 模块验证
第62任务： SD HOST模块验证2
第63任务： SD HOST 模块验证3
第64任务： SD HOST模块验证4
第65任务： SD HOST模块验证5
第66任务： SD HOST模块验证6
第67任务： 面试技巧和面试题
第68任务： 系统级验证介绍
第69任务： 系统级验证2
第70任务： SD HOST模块验证 功能覆盖率
第71任务： 网表仿真
