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《SystemVerilog验证方法学-实战》5月
第6任务： Verification Enviornment
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任务列表
第1任务： 数字电路功能验证 - Verilog Testbench
第2任务： 如何利用Verilog Testbench 验证一个加法器?
第3任务： 32位加法器的功能验证 - 随机化验证策略和覆盖率驱动的验证策略
第4任务： 参数化加法器的验证 - Verilog Testbench验证总结和任务
第5任务： SystemVerilog 验证计划和验证架构
第6任务： Verification Enviornment
第7任务： System Verilog Environment, Interface, Program
第8任务： System Verilog Data Type Part I
第9任务： System Verilog Data Type Part II
第10任务： SystemVerilog Procedural Statements and Routines
第11任务： SV Procedural Statements and Routines Part II
第12任务： Object Oriented Programming
第13任务： Object Oriented Programming PART II
第14任务： Randomization
第15任务： Randomization PARTII
第16任务： Events and Inter-process Communication
第17任务： System Verilog Coverage
第18任务： System Verilog Coverage PART II
第19任务： Assertion
第20任务： lab01，02，03讲解
第21任务： lab01，02，03讲解 PART II
第22任务： Assertion PARTII
第23任务： Assertion PART III
第24任务： lab04,lab05讲解
第25任务： AHB BUS Introduction
第26任务： AHBSRAMC TB
